Considerações-chave para a sua Plataforma como Estratégia de Serviço
ISSCC Pesquisadores da Intel Labs vêm-se com um "chip de rede-on-", que é uma promessa para mais eficiente, mais rápido e mais versátil processadores many-core.
E não, este uso do termo "rede" não significa ligar um monte de máquinas em uma LAN, WAN, ou o que seja. Esta é uma rede dentro de um chip - especificamente chips projetados para que a Intel Fellow e diretor de pesquisa de tecnologia de circuito Intel Labs Vivek De chama de "grandes máquinas, supercomputadores, máquinas exascale do futuro, onde você tem muitos e muitos nós de computação em um determinado morrer - centenas de nós de computação, em muitos casos ".
Um dos principais desafios da construção de tais chips "many-core", como você pode imaginar, é a comunicação eficiente entre os núcleos, vendo como uma enorme quantidade de dados precisa mover-se de um núcleo para outro.
Além disso, um chip de múltiplos núcleos ideal seria deixá-lo executar diferentes núcleos independentes em freqüências e voltagens diferentes, dependendo de qual parte do impasse carga de trabalho que estão corroendo. Em muitos projetos atuais de núcleo, no entanto, os núcleos são de forma síncrona cronometrado para que eles possam se comunicar através de, por exemplo, ônibus anel que operam na mesma freqüência ou um fator de mesmo.
"Isso se torna problemático para chips grandes", disse De. "Você tem que se preocupar com distribuição de relógio mundial -. A inclinação que você tem que se preocupar com as variações do processo entre os diferentes núcleos no die, e impactos relacionados atraso." Tanta coisa para se preocupar por um diretor de pesquisa de tecnologia de circuito, ao que parece.
E não é apenas a preocupações que precisam ser tratados, mas também é custo. Um relógio global exige caro (em tamanho de morrer, e, portanto, custo) Área extra para garantir que os sinais são encaminhados corretamente - "margens" - além de poder significativo para a distribuição de relógio e sincronização.
Para dissipar estas preocupações, reduzir esses custos, e permitir a independência voltagem do núcleo e freqüência eles procuraram, De e sua equipe veio com o que eles chamam, na linguagem precisa do papel no qual suas pesquisas serão discutidos no Sólidos Internacional -State Circuits Conference ( ISSCC ) na terça-feira, "Fonte-Synchronous híbrido Packet A 340mV-a-0.9V 20.2Tb / s / Circuit-Switched 16 × 16 Network-on-Chip em 22nm Tri-Gate CMOS."
Observe as letras miúdas: ". Esta pesquisa foi, em parte, financiado pelo governo dos EUA ' Seus impostos no trabalho
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Os dois termos-chave em que o título levemente alucinante são "fonte-síncrona" e "híbrido". O primeiro refere-se ao fato de que esta Network-on-Chip (NOC) interconexão malha 2D administra o tempo é substituindo handshaking nó-a-nó para o relógio mundial distribuída. O último termo, híbrido, refere-se ao facto de o regime de interconexão usa um híbrido de comutação de pacotes e comutação de circuitos para controlar o fluxo de dados.
Este método híbrido permite que o NOC para configurar a transferência de dados usando comunicações de comutação de pacotes. Uma vez que o canal de comunicação está configurado, a transferência começa em um modo de comutação de circuitos puro, simplesmente streaming de dados até que a transferência seja concluída.
Como foi explicado no documento da equipe, "as transferências de dados comutados por circuito energeticamente eficientes eliminar armazenamento intra-rota, canal de reserva de comutação de pacotes e transferências banda lateral aumentar a utilização da rede e operação síncrona fonte-se adapta a atrasar desequilíbrios, reduzindo o poder do relógio."
Em termos mais simples, isso NoC é uma win-win-win.
O chip que Intel Labs demonstrará ISSCC compreende uma malha de 16-a-16-nó, com cada um dos nodos 256 com tensões e relógios independentes. Em seus testes do chip demo, De e sua equipe relatam que atingiu a capacidade total de 20.2 terabits por segundo entre os nós.
De também disse que a eficiência energética do chip é "líder de mercado" em 18.3 terabits por segundo por watt quando rodando a 430 milivolts em tensão junto ao limiar de operação.
Ele também enfatizou que esse chip é puramente um projeto de pesquisa, e que se a NoC síncrona fonte-de comutação híbrida nunca vai ser implementado em um processador de múltiplos núcleos da Intel não é o seu negócio. "Essa é a decisão do grupo de produtos para fazer", explicou.
Dito isto, no papel - e em 22 nanômetros Tri-Gate CMOS - tela da De é um pouco rápido e bacana de chippery, de fato. ®
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